Sun Microsystems 最後の信者

**名無しさん＠お腹いっぱい。** · 2008/07/31(木) 20:17:31

【前スレ】
Sun Microsystems 最大の字余り
http://pc11.2ch.net/test/read.cgi/unix/1214127349/

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 13:56:00

Rockを立ち上げて検証した後なら、じゃあ次はRockのコアとNiagaraのコアを混ぜて…
ってのは可能になるかもね。
でも非対称マルチコアをソフトウェアはうまく扱えない気がするな。
ある処理がスループット重視なのかパフォーマンス重視なのかは状況によってコロコロ変わるから。

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 14:41:08

ちょっと気になって、富士通の半導体関連のプレスリリースを調べてみたんだが、
http://pr.fujitsu.com/jp/

65nmのときは工場建設のプレスリリースがあった。

http://pr.fujitsu.com/jp/news/2006/01/11.html
> 65nmテクノロジーの300mm第2棟を建設
> 2007年4月より稼動、同年7月には量産出荷を開始します。

でも65nm製品出荷開始のリリースはない。
65nmを使った、と仕様に明記してある製品のリリースもない。
(まあカスタム品ばかり作っているのかもしれんが)

さらに、45nm絡みは技術開発の発表だけ。
いまだに45nm工場作ります、って発表はしてないんだよ。

本当に大丈夫なの?

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 14:59:09

Rock は TI だったよな? 延期だと TSMC になるのか?

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 15:00:01

>>405
そのまま解釈すると、65nm すっとばして 45nm にします、ってことかな?
あやしいなww

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 15:26:02

Sun for Sale?
http://osnews.com/story/20224/Sun_for_Sale_
Is There a Future for UltraSPARC Workstations?
http://osnews.com/story/20226/Is_There_a_Future_for_UltraSPARC_Workstations_

言ってることがこことあんまり変わらない気がする…

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 17:36:22

>>403
お前の書き込みが一番低能だ。

>>404
混ぜるのを前提にすれば、Rockは16コアで250Wなんていうモンスターにならずに済んだと思うよ。

> ある処理がスループット重視なのかパフォーマンス重視なのかは状況によってコロコロ変わるから。

そこはSolarisとその開発チームの優秀さを実証するところですよ。

ま、プロセスあるいはスレッドに固定的に属性を与えるのでも、
いっそLDom単位で割り当てるのでも、それなりに役に立つと思う。

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 17:46:22

>>405
ttp://pc.watch.impress.co.jp/docs/2008/0529/via.htm
> 製造は富士通が行ない、プロセスルールは65nm。
> 既にOEMメーカー/マザーボードベンダー向けに出荷開始されており、
> 2008年第3四半期より搭載システムが発売される。

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 18:13:16

http://grape.mtk.nao.ac.jp/~makino/articles/future_sc/note059.html
> 58. 富士通半導体分社化 (2008/2/4)

> そういうわけで、富士通が 45nm 以降も独自開発を続けるのか、あるいは何
> 度も噂にでているように東芝を中心とした連合に参加するのか、というのは
> かなり微妙な話になってきています。

> 自前のファブなしでハイエンドプロセッサを作れるか？というのはかなり疑問です。

> 自社ファブでいいのはクロックをあげられるということくらいです。

みな疑問には思っているようだ。

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 18:30:59

富士通は45nmの開発が進んでいるので、連合に参加するのは32nmからって予想もあるぞ。

富士通のプロセスは優秀で、速度・消費電力のバランスに優れてる。
EfficeonとかIsaiahのような製品が富士通のプロセスを選ぶなど、実績がある。

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 18:39:25

Isaiah=VIA Nanoで積む実績が
死亡フラグの実績にならなければいいが

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 18:55:34

> 富士通のプロセスは優秀で、速度・消費電力のバランスに優れてる。
歪みシリコンがどうとか、「ブレークスルー」を度々発表してる某2社が
黙々と作ってる Fなんかとそう違いがないのを見ると、虚勢張ってるだけなんじゃ
ないかと疑ってしまうね。
「物理的な限界」は、どこへいっちゃったんだよwwww まだじゃねーかバカヤローw

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 19:26:39

>>413
SPARC64の製造のためにx86プロセッサで工場を維持するなんて、ステキじゃないか。

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 19:50:12

Efficeon 死亡
VIA Nano ??? ← イマココ!
SPARC64 VIII New!

**名無しさん＠お腹いっぱい。** · 2008/08/28(木) 23:17:57

大丈夫さ、プロセサ開発なんて、順調に進んだものは無いって、
言ってたジャン。
Sunの偉い人だっけね？
毎回遅れるのが定説なんだから…。
まぁ、涅槃がすぐそこだから、とんでもないことになるだろうけど。

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 00:12:15

>>416
Efficeonの不振は富士通のせいじゃない。
TransmetaのCPUの中では、富士通製造分は最も優秀だった。

最初のCrusoeが糞すぎただけなんだ。
あれでEfficeonが優れてると言われても誰ももう信じなかった。

ttp://pc.watch.impress.co.jp/docs/2003/1107/kaigai043.htm
> Transmetaは同社の使うプロセス技術とファウンドリ戦略も明らかにした。
> 「富士通で使うプロセスは、同社がASIC用に公開しているプロセスではない。
> HPEと内部で呼んでいる、SPARC64 プロセッサ向けとほぼ同じプロセスだ。
> 我々が使う彼らの90nmプロセスのトランジスタ(のゲート長)は、
> 90nmでも65nmでもなく、40nmだ。
> これは、非常に進んだ技術で、信じられないくらい速い。
この発言は
> 元Sun MicrosystemsでSPARCを担当していたDitzel氏
のもの。

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 00:31:23

>>400
8コアと4コア

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 00:36:37

むしろ4コアで進んでいたのを急遽8コアにしてくれって言われたのかもよ。

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 00:44:23

コア数なんてそんな簡単に変えられないだろ
Intelじゃあるまいし

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 06:50:03

>>412
VIAはこう言ってた
「どこでもよかったが富士通が安かった」

バリューセグメントの製品を高いファブで作ってもしょうがないと言うことらしい．
それ抜きにしても，，，富士通は異様に安く受注するので業界の癌みたいになってる．
マイクロが潰れそうだったからみたいなのだが．そこに同じく潰れそうな会社が群がる構図．

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 08:38:49

>>413
まあ営業力がVIAとTransmetaでは違いすぎるから

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 12:32:32

VIAにCPUの営業力なんかあったかな。
HPのMini-Note PCでのC7採用のおかげで、
後継のNanoが生まれる前から即死という最悪の自体は避けられたが。

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 12:37:10

STBとか組み込みx86の中身とかがVIAでした
というように結構入っているかもね

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 12:38:15

>>424
それでもTransmetaよりも数は出ているわけで

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 17:21:43

Nanoが生き残るかどうかはちょっとわからないが
富士通電子デバイスとVIAの弱者連合でSPARCが救われる、なんてことがありえないのは
間違いない。

**名無しさん＠お腹いっぱい。** · 2008/08/29(金) 18:08:36

>>423
それ以前にTransmetaのCPUはくり返し処理以外は悲惨なスピードよ。
NetBurstなんか比較にならないほどのモッサリ。

>>427
それだけをもってしてSPARCを救うわけではないが、
SPARC64に何らかのメリットをもたらすだろう。

同時期に生産すればスケールメリットを、
交互に生産すれば生産ライン・技術の維持を。

**名無しさん＠お腹いっぱい。** · 2008/08/30(土) 17:10:44

ゲーム機・テレビ・デジカメを擁するソニーですらキャパ大きすぎで撤退した45nm。
富士通が一社でどうこうできるものではないはずだが。

**名無しさん＠お腹いっぱい。** · 2008/08/31(日) 00:16:45

ソニーは東芝と組んだから、ソニー単独でやる意味ないし。

**名無しさん＠お腹いっぱい。** · 2008/09/01(月) 02:15:29

ソニー単独でできるなら東芝と組まんだろ。
富士通が他所と組まないのは単独で出来るからか？違うと思う。

**名無しさん＠お腹いっぱい。** · 2008/09/03(水) 00:44:00

ソニーは自分自身を客観的に見れるんです。

**名無しさん＠お腹いっぱい。** · 2008/09/03(水) 00:55:08

お馬鹿Sun儲と違うんです。

**名無しさん＠お腹いっぱい。** · 2008/09/03(水) 01:52:04

>>432
あの発言は、人ごとのように報道する朝日新聞に対する皮肉だよ。

実際、記者会見で質問した朝日の記者は、
「朝日新聞の○○です」と言うとき、
やたらと朝日のところを小さく不明瞭な発音でしていた。

それが記事になったとき案の定、
本紙記者の質問に対して、ではなく、
新聞記者の質問に対してって書いてあったからね。

朝日に踊らされちゃいかんよ。

**名無しさん＠お腹いっぱい。** · 2008/09/03(水) 08:29:57

中国新聞じゃなかった？

**名無しさん＠お腹いっぱい。** · 2008/09/03(水) 15:04:39

Itanium で踊りまくったバカには無理。

**名無しさん＠お腹いっぱい。** · 2008/09/03(水) 17:49:25

OpenVMS on HP Integrity サーバ FAQ
ttp://h50146.www5.hp.com/products/software/oe/openvms/itanium/64bit_ext_faq.html

質問
AMD64 あるいは Xeon EM64T 上で OpenVMS が動作する予定はありますか？

いいえ。ありません。

-中略-
...優れた能力を備えた Itanium に注力するのが我々の方針です。
x86 は 64ビット拡張 (x86-64) により 8p までの拡張性を有することにはなりますが，
4p を越えたスケールで優れた性能を示すことはまだ実証されていません。
結果として，OpenVMS 環境で x86-64 を使用する利点は認められません。

改訂履歴：2004 年 7 月翻訳

『4p を越えたスケールで優れた性能を示すことはまだ実証されていません。』
もう実証されたんだっけか? 4年経つしな?wwww

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 03:27:39

>>436
スレタイも読めない馬鹿は消えてくれ

>.437
Opteronの8ソケットがイマイチなのは有名だろ。

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 09:58:47

Core2 の 4core 超の具体的な評価が欲しいとこだな。
なにせほんの 4年前で「実証されてない」んだから、性能出てるんなら大ブレークスルー、だろ?

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 11:46:47

>>439
突然Core2を持ち出してきて何を言いたいのだ?

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 11:55:06

Opteronはその接続トポロジーのため、
1コアだけでなく、2コアでも4コアでも、
4ソケットまでは伸びるが、8ソケットは伸びないのよ。

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 12:10:51

>>437 のどこに Opteron て書いてあるだよww 脳腐ってるだろ?w
勝手にねじ曲げといてしかも曲がらないやつ叩くとはたいした了見だな小学校出たか?

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 12:52:06

Xeonで8CPUのマシンはユニシスのES7000とかあるけどさ、論外だろ。

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 14:04:09

Quad x 2ソケットで 8コアなマシンはもう普通にあるだろ?
「リニアに性能出てます」って記事はないの?
誰が買ってんの一体...w

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 15:08:55

>>444
437のどこに8コアなんて書いてあるの?

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 15:14:59

バカは放置ね。

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 15:24:30

チップ内のコア間インターコネクトは飽和しないと思ってるバカがまだいるなww
しつこい粘着だ。

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 16:04:42

4ソケットが1ソケットの4倍の性能を持つべきではあるが、
4コアが1コアの4倍の性能を持つ必要は無いだろ。

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 18:37:33

http://journal.mycom.co.jp/articles/2008/09/02/hotchips3/001.html
TukwilaとSPARC64 VIIのチップサイズの違いはキャッシュサイズの違い。
EPIC/VLIWってシンプルなのかと思ってた。

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 18:37:56

QPI で大規模 SMP やる場合は、4ソケットくらいで直結で、
その上位にクロスバー、ってパターン?

**名無しさん＠お腹いっぱい。** · 2008/09/04(木) 18:59:12

>>449
実は PA-RISC も入ってんじゃないか?w

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 03:35:55

>>449
Venusｷﾀ━━━━━━(ﾟ∀ﾟ)━━━━━━ｯ!!!

Itaniumの話はスレチだがコメントしておくと、EPICはシンプルではない。
レジスタウィンドウ、アウトオブオーダー実行、多数の実行ユニット
そして、そこらの投機実行とは違う、コンパイラによる投機コードの生成。
コアのトランジスタ数が膨大になって当然のアーキテクチャですよ。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 07:01:33

ttp://isdlibrary.intel-dispatch.com/isd/1999/Siggraph_Larrabee_paper.pdf
IntelのLarrabeeの詳細

各コアの、
L1I$ 32KB
L1D$ 32KB
L2$ 256KB
っていう数字にはビックリだ。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 13:12:23

SPARC64VIIやらVenusをつんだWSが出てくるのだろうか。
あり得ないだろうが、Ultra25クラスに入ればいいおもちゃになりそうなんだが。

コンパイラも大変でCPUも複雑なら、RISCでいいんじゃなかろうか。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 13:17:34

結論そういうことだな。長期互換性が必要な ISA としては、RISC がベスト。
VLIW で長期互換を狙った EPIC はうまくいかなかった。
パイプライン効率にさえ配慮していない旧態の CISC は論外。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 13:35:09

>>454=>>455
自問自答ですか。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 13:37:36

バカは放置ね。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 14:07:44

449=454

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 14:31:31

Larrabee、2010年のGPUにしては固定回路なさすぎだろう。
Pentium×16コアでGPUになるなら、Niagaraもちょっと手入れればGPUだ。

ていうか、NiagaraがLarrabeeに喰われそうです。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 14:43:01

>>459
おいおい。

> Larrabee、2010年のGPUにしては固定回路なさすぎだろう。
453の論文を斜め読みしたが、固定回路について結構な分量で触れてるよ。

> Pentium×16コアでGPUになるなら

なりません。

Pentiumとほぼ同じ命令セット + 専用のベクトル演算命令セット
なのであって、Pentiumと同じコアではないですよ。

> ていうか、NiagaraがLarrabeeに喰われそうです。

食われませんよ。
VenusとLarrabeeは一部で競合するかもしれないが。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 14:47:10

LarrabeeとVenusは対極なのに、なぜ競合?

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 15:00:01

科学技術計算用途で競合するのよ。

富士通はSPARC64を使ったスパコンを各所に納入している実績があるし、
京速スパコンのスカラ部分もSPARC64だっていう話だしさ。

> Venusは8コアを集積し、メモリコントローラもCPUチップに搭載する
> ペタスケールコンピューティングサーバ向けのCPUである。
> そして、プロセサコアは、SPARC V9仕様にHPC-ACEと呼ぶ
> SIMD拡張仕様を追加した命令アーキテクチャを持ち、
> ソケットあたりの演算性能は128GFlopsになるという。

一方、Larrabeeは現在のGPUより格段に柔軟性があり、
PPCカスタム+ローカルメモリをネットワークで繋いだスパコンに実績のあるアメリカでは、
Larrabeeを使ったスパコンも作られると思われるよ。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 15:09:04

適用分野では競合もあるかもしれないけど
チップが競合するってのは違和感ある

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 16:34:48

SunがさっさとNiagaraでスパコン作らないから
VenusとLarrabeeが競合とかわけのわからない事を言われる始末。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 17:03:14

だってさー、Victoria Fallsの4プロセッサ構成の開発が間に合わなかったんだもん。

Sunは
ttp://signalspot.com/OpenSPARC_T2_presentation_day_1.pdf
> Customers can choose between Sun UltraSPARC T2,
> Intel Xeon / AMD Opteron quad-core processors
って書いてるけど、シャーシあたり768プロセッサってことは、
ブレードあたり4プロセッサを搭載しないといけないわけだが、
Victoria Fallsの4プロセッサ構成はまだリリースできてない。

ちなみに、テキサス大学のTACCはOpteronを選択した模様。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 20:33:45

それどころか、6000/6048用のブレードに、T1とT2はあるが、T2+はない。
Xeonなら2Pと4P、Opteronなら2Pがあるのに。
8000用のブレードでは、XeonとOpteronのみで、T1、T2すらない。

やる気あるのかよ、Sun。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 21:27:10

需要のないものを作れば赤字。作らないほうがむしろ賢明。ないのはやる気ではなく、x86 CPUを凌駕する性能であろう。

**名無しさん＠お腹いっぱい。** · 2008/09/05(金) 23:45:23

>>450
だろうねえ

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 03:02:26

>>466
やる気と才能のある連中はとっくに辞めてるだろ

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 10:11:46

退職のご挨拶だらけで噴いた

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 10:28:38

>>467
ソケットあたりの性能ではx86を凌駕してるぞ。
ベンチマークでも世界一のスコアを叩き出してる。

問題はx86と同じソケット数のサーバやブレードをSunが出さないことだ。
なんか高く売ろうとして出し惜しみしてるんじゃないか? つまらない考えだ。

SMP対応してなくたっていいから、1Uあるいは1ブレードに4台分を押し込め。
自慢の消費電力の低さなのだから、爆熱のXeonやOpteron4発のスペースに4個入るだろ?

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 16:35:37

低消費電力なのはあくまで「スレッドあたり」の話で、
T2+の1チップあたりの消費電力はXeon/Opteronより嵩むんでつ。

ポラックの法則で、小さなコアを集積すれば消費電力あたりの性能は増えるけど、
そこから先、設計やら製造やらでの消費電力を下げる地道な努力の部分で負けてるから、
かなり相殺されちゃってるんじゃないですかねえ……

もういっそARM集積しちゃいなYO!

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 16:44:27

熱いT2+ではなくT2を使えばいいじゃないか。
どうせLDomを使うんだから4ソケット鯖と1ソケット鯖4つ分の違いは、それほど問題じゃないだろ。

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 17:04:45

http://www.geocities.jp/andosprocinfo/wadai08/20080906.htm
> SIMDは4積和演算を行うもので，クロックは2GHzと考えられます。

SPARC64VIIIはSIMD積むかわりに周波数は落とすんだな。
やっぱり電力が厳しいのかなあ。

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 19:13:59

Rockのスカウトスレッド、OOO実行と何が違うの?

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 19:18:54

TMみたいと思ったら、書いてあった。

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 19:25:35

ttp://www.c0t0d0s0.org/uploads/RockHotChips.pdf
3ページ目に、ROCK 2.0 in Lab today ってあるから、
やっぱりテープアウトやり直しをしたんだな。

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 19:33:53

Rockは2ソケット構成まで、なのかなぁ。
64CPUとかのモンスターマシンは出てこないの?

**名無しさん＠お腹いっぱい。** · 2008/09/06(土) 20:55:55

どんだけSolarisの限界に挑戦したいんだよ

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 05:29:35

なんだかIntelは次のi7でこけそうだなｗ

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 07:10:15

寝言キター

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 20:02:59

かなり後になって発見されたので騒ぎにならなかったが、
インテルのPentiumProとPentiumIIのSMPには欠陥があった。

マイクロソフトは、使い物にならないと判断し、
2003からは強制的に1CPUで動作させるようにした。
ttp://support.microsoft.com/kb/319091/EN-US/

Windows2003の問題点であってNT4や2000ではSMP動作する!
なんてアホなことを抜かしている人がいたが、そういう問題じゃあない。

酷い話だよ。

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 22:00:21

誤爆？

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 22:28:15

Server 2003でPenIIなんて、かなりの修行だなｗ

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 22:55:31

一部でスロット1のセロリンでSMPなんて流行ってたと思うんだけど
あれってPentiumII世代だよな?結構ユーザー居るんじゃないの？

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 23:06:33

まだ使ってるヤシは居ないだろさすがに

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 23:12:27

HOT CHIPS 20 - 充実の発表内容だったSunのRockプロセサ
http://journal.mycom.co.jp/articles/2008/09/06/hotchips6/index.html

これで消費電力がせめて150Wだったらなあ

**名無しさん＠お腹いっぱい。** · 2008/09/07(日) 23:28:25

>>485
趣味のレベルで話されてもなぁ。
オモチャのレベルで良けりゃ何の問題もないエラッタだよ。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 00:04:47

>>487
買うのか？

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 01:07:11

CPUの消費電力なんか、どうでもいいじゃん。
サーバ全体の消費電力をパフォーマンスで割ったものだけでいい。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 05:49:41

パフォーマンス指向にしては、コア数確保のためにオンチップキャッシュやクロックを
犠牲にしているし、スループット指向にしてはout-of-orderや投機実行で電力性能比を
悪化させている。キャッシュ接続の都合で当分は2プロセッサ構成に制約されるし、
250Wは明らかに常軌を逸している。

Niagaraに比べると、軸がブレている感が。これは誰が嬉しいチップなんだ?

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 08:20:28

>>491
なんか歪だよね。
ソフトのライセンス対策で無理やり1ソケットのコア数を増やしました、って感じ。

2チップ構成になるとしても、
16コアのダイ + L3キャッシュ&メモリコントローラのダイ
ではなく
8コアでL3キャッシュ&メモリコントローラも持つダイを2つ
という構成にすれば良かったのに。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 11:37:21

その場合は4CPU構成までサポートしないと、Rock*2相当にならないね。
デュアルまでのT2+といい、今のSunは4つ以上繋ぐのが苦手なのかね?

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 11:53:26

T2+のダイレイアウトを見ればわかるように、
他のダイとの接続には非常に多くの面積を必要とする。
トランジスタだけでなくピンに配線するためのパッドも面積を食う。
パッケージのピン数も限りがある。

だから、メモリコントローラとダイ間接続の両方を持つのは無理。
(メモリコントローラもまた、非常に多くの面積を必要とする。)

どうせメモリコントローラを別ダイにするのであれば、
クロスバーの容量を考えたら、8コア2つよりも16コア1つのほうが有利。

そういうわけで、Rockのデザインは合理的だ。
ただし、8コア×2ダイと16コア×1ダイの比較においては。

8コア×1ダイ(メモコン内臓)と16コア×1ダイ(メモコン外付け)の比較なら、
欲張らずに前者で妥協したほうがよかったかもしれない。
Niagara2にスループットで負けるかもしれんが。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 11:56:48

>>493
Niagara系は1Uや2Uのサーバをターゲットにしているから、1～4CPU止まりでOKだが、
Rockはミッドレンジやハイエンドもターゲットにしてるんでしょ? 当然。
そうでなかったら、E25Kの後継機はないってことになっちゃうもの。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 12:21:53

4CPUのNiagaraﾏﾀﾞｰ?

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 15:55:26

ハイエンドにも、というより、ハイエンド以外でRock使うあてはないだろう。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 16:04:17

何台も出ないハイエンドなら、Rockのように詰め込む必要ないと思う。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 16:22:19

ハイエンドでないなら、Rockのように詰め込む必要ないと思う。
250Wの冷却は高価すぎる。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 18:19:22

>>499
むしろローエンドだからこそ低廉化のために集積度が求められるんじゃないかな。
Niagara初代および2は、ワンチップにすべてを入れることにこだわって作られたよね。

**uurmt** · 2008/09/08(月) 18:55:14

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**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 22:36:18

これまで消費電力が150Wを超えるサーバ用CPUというのは
SPARCに限らず存在しなかったと記憶しているのだが。

**名無しさん＠お腹いっぱい。** · 2008/09/08(月) 22:38:53

普通に超えてたよ。