>>746
単一の共有バスでのSMPは4wayが限度。それ以上は複数のバス階層を持ったアーキでないと
実用的にならない。一つあるいは複数のCPUが一つのメモリシステムを共有する構成を複数、
バスなりスイッチで接続している、ある種のNUMA構成が、今のハイエンドSMPの実態。

Opteronは一つのCPUが一つのメモリシステムを占有する構成を複数、HyperTransport で接続して
いるという点で、上記ハイエンドSMPの構成に近いが、CPU数が増えるとメモリアクセスで通過する
HyperTransportの経路が増えるため、レイテンシが伸び、スケーラビリティを落としている。

Crayだかのスパコンのように、独自チップセットでCPU数が増えてもレイテンシーの伸びを抑えられる
構成をとると、スケーラビリティが改善されるが、複雑な構成は少ないCPU構成での性能劣化をまねく。
このへんはトレードオフ。スケールアウトを考えるか、スケールアップを考えるかは、ベンダの考える所。
HPは少なくともIntelよりはこのあたりは良く知っているだろう。

x86とItaniumで同一ソケットは可能だろうけど、低コストで実装できないと困るx86と、ハイエンド一本に
なってしまって、高価な実装が可能となったItaniumとでは、方向性が違うから、分けた方が良いと思う。