ttp://www.aceshardware.com/read.jsp?id=60000275
の表を見ると、cache の ECC って、Opteron や Xeon
でさえもあるみたいねえ。UltraSPARC にもあった筈。

Montecito って、今年後半登場予定のチップだよね。
ということは、今の Itanium って、L3 には ECC が
ないってこと？ つまり L1 → L2 → L3 → main memory
というメモリ階層の中にエラーコレクションがないレイヤが
存在するのは、Opteron, Xeon, Itanium の中で Itanium
だけってことなのか？

それって、現在の Itanium が駄目すぎるってだけのこと
なんじゃないの？